کاهش نویز فاز در اسیلاتور کنترل شونده با ولتاژ تکنولوژی cmos از طریق تزریق سیگنال کوچک

طراحی اسیلاتور با نویز فاز کمتر، همواره مدنظر طراحان بوده است. در میان اسیلاتورهای مختلف، اسیلاتورهای lc به دلیل عملکرد نویز فاز بهتر، مصرف توان کمتر، ساختار تفاضلی و پیاده¬سازی آسان نسبت به سایر اسیلاتورها نقش مهمی را در طراحی مدارهای فرکانس بالا ایفا می¬کنند. ابتدا مروری بر برخی از روش¬های کاهش نویز فاز انجام شده و یک روش با استفاده از نرم¬افزار ads شبیه¬سازی شده است. در ادامه، آنالیز تفصیلی کاهش نویز فاز از طریق تزریق سیگنال کوچک مورد تحلیل قرار گرفته است. ابتدا اسیلاتور تحت تزریق سیگنال، مورد بررسی و آنالیز قرار گرفته، سپس ماکزیمم فاصله فرکانس تزریق از مقدار واقعی فرکانس نوسان، به ازای تزریق دامنه مشخصی از سیگنال، محاسبه شده و به دنبال آن، به تحلیل ناحیه قفل اسیلاتور پرداخته شده است. در ادامه، بررسی و تحلیل رفتار مدار پیشنهادی پس از اعمال روش یاد شده، به عنوان روشی قابل پیاده¬سازی در انواع مختلف اسیلاتور]1[، صورت گرفته و تأثیر تزریق در هارمونیک¬های فرکانس اصلی، در کاهش نویز فاز مورد ارزیابی قرار گرفته است. نتایج حاصل از شبیه¬سازی و محاسبات انجام شده حاکی از آن است که ماکزیمم دیتیونینگ فرکانس (نصف رنج قفل) به ازای تزریق ω_e=ω_0 برابر با ∆ω_max≈2π*(1.6633 mhz) و در تزریق ω_e=3ω_0 برابر با ∆ω_max≈2π*(5.8642 mhz) خواهد بود. این امر مؤید تأثیر بیشتر هارمونیک¬ سوم در ایجاد ناحیه قفل وسیع¬تر برای اسیلاتور است که مفهوم آن این است که کاهش نویز فاز در بازه گسترده¬تری رخ می¬دهد.